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본 논문에서는 소자의 레이아웃 파라미터로 인한 회로 특성 산포를 개선할 수 있는 새로운 설계 기법을 제안한다. 제안된 설계 기법은 회로 시뮬레이션을 수행하지 않고 칩 내에서 레이아웃에 의한 소자의 전기적 특성 분포를 추출하여 불량 소자를 개선하는 방법이다. 이 기법은 3가지 장점이 있다. 첫째, 현 설계 흐름도에 변화를 주지 않아도 된다. 둘째, 레이아웃 설계자가 고비용의 설계 시뮬레이션을 수행하지 않고 소자의 전기적 특성 산포를 추출할 수 있다. 셋째, 초기 레이아웃 설계단계에서 전기적 불량 소자를 찾아 개선하여 설계 기간 단축에 도움이 된다. 제안한 방법에 대한 효율성을 검증하기 위하여 30나노 DRAM 공정에서 총 9종류의 소자 레이아웃 파라미터에 대해서 모델링을 진행하였다. 레이아웃 설계자를 위한 eDRC 환경을 개발하여 Standard Cell Library 설계에 적용하여 초기 설계단계에서 불량 소자 17.8%를 찾아 2.9%로 줄였다.


This paper proposes a novel design methodology considering transistor layout variation. The proposed design technique is to improve the transistor's electrical characteristics without performing a circuit simulation to extract transistor layout variation. There are three advantages in the proposed method. Firstly, there is no need to change the normal design flow used in layout designs. Secondly, there is no need to perform simulation in order to extract the transistor layout variation. Thirdly, early warnings in layout design lead to decreasing the number of post layout simulations. Less post layout simulations will decrease the number of iterations in the design cycle and shorten design period. The number of bad transistors in the early design phase were reduced from 17.8% to 2.9% by applying eDRC environment for layout designers to develop Standard Cell Library