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디지털 신호의 표본화 속도를 변환시키는 SRC(sample rate converter) 장치에는 필터가 필요하다. 속도 변환율이 높을수록 필터의 신호처리량이 증대되며, 필터의 구현이 복잡해진다. 그러므로 속도 변환율이 높은 경우에는 신호처리량이 적은 필터를 설계하는 것은 중요한 문제이다. 본 논문에서는 다단 FIR(finite impulse response) 필터를 효과적으로 설계하는 방법을 제시하였다. 다단 필터는 표본화 속도를 한 번에 변환하는 것이 아니라 여러 단 나누어서 변환하는 방식이다. 제시된 설계방식은, 속도 변환율의 인수분해 조합 모두에 대하여 조사하며, 필터의 복잡도 측정을 필터 차수의 추정식에 의존하지 않고 필터의 구현 결과를 바탕으로 한 점이 특징이다. 필터 설계 결과, 종래의 방식으로 설계된 것보다 곱셈연산량이 적음을 보였다. 또한 halfband 필터나 다중 차단대역 필터 등의 특성을 활용하면 곱셈연산량이 더욱 감소된 필터를 구성할 수 있음을 확인하였다.


Filtering is necessary for the SRC(sample rate converter), that is used to change the sampling rate of a digital signal. The larger the conversion ratio of the sampling rate becomes, the more signal processing is needed for the filter, which means more complexity on realization. Thus it is important to reduce the amount of signal processing for the case of substantial conversion ratios. In this paper it is presented an efficient design method of a multistage FIR(finite impulse response) filter, with which the rate conversion occurs in stages rather than in one step. In this method, filter searching is performed exhaustively over all possible factorization of the conversion ratio, and also the filter complexity is measured based on direct realization rather than on estimation. It has been shown a designed multistage filter to have a less number of multiplications for filtering operation in comparison with a conventionally designed one. It has also been found that by allowing some variations of the filter architecture such as a halfband filter or a filter with multiple transition bands, the number of multiplications can be reduced further.