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본 논문에서 얇은 실리콘 산화막의 스트레스 유기 누설전류는 나노 구조를 갖는 트랜지스터의 ULSI 실현을 위하여 조사하였다. 인가전압의 온 오프 시간에 따른 스트레스전류와 전이전류는 실리콘 산화막에 고전압 스트레스 유기 트랩분포를 측정하기 위하여 사용하였다. 스트레스전류와 전이전류는 고스트레스 전압에 의해 발생된 트랩의 충방전과 양계면 가까이에 발생된 트랩의 터널링에 기인한다. 스트레스 유기 누설전류는 전기적으로 기록 및 소거를 실행하는 메모리 소자에서 데이터 유지 능력에 영향이 있음을 알았다. 스트레스전류, 전이전류 그리고 스트레스 유기 누설전류의 두께 의존성에 따른 산화막 전류는 게이트 면적이 10-3cm2인 113.4 에서 814 까지의 산화막 두께를 갖는 소자에서 측정하였다. 스트레스 유기 누설전류, 스트레스전류, 그리고 전이전류는 데이터 유지를 위한 산화막 두께의 한계에 대해 연구 조사하였다.


In this paper, the stress induced leakage currents of thin silicon oxides is investigated in the ULSI implementation with nano structure transistors. The stress and transient currents associated with the on and off time of applied voltage were used to measure the distribution of high voltage stress induced traps in thin silicon oxide films. The stress and transient currents were due to the charging and discharging of traps generated by high stress voltage in the silicon oxides. The transient current was caused by the tunnel charging and discharging of the stress generated traps nearby two interfaces. The stress induced leakage current will affect data retention in electrically erasable programmable read only memories. The oxide current for the thickness dependence of stress current, transient current, and stress induced leakage currents has been measured in oxides with thicknesses between 113.4 and 814 , which have the gate area 10-3cm2. The stress induced leakage currents will affect data retention and the stress current, transient current is used to estimate to fundamental limitations on oxide thicknesses.