초록 close

십진수를 위한 가산기 구현에서 지연시간을 줄일 수 있는 carry lookahead(CLA)을 이용한 십진수 가산회로 설계를 제안한다. 이자 계산과 같은 십진 소수에 의한 반복계산에서 이진수 체계를 사용하면 절단오차는 누적된다. 이를 방지하기 위하여 BCD 회로 사용은 불가피하다. BCD 계산에서의 속도개선은 CLA 회로를 이용하여 개선될 수 있다. BCD 회로에서 CLA 회로 사용을 위해 제안된 캐리 생성 및 캐리 전파회로를 도출하여 가산기 설계에 사용하였다. 이 CLA 방식을 사용한 BCD 가산에서 기존의 BCD 가산회로와 지연시간을 비교하였을 때 상당한 속도개선이 이루어졌다. 또한 3초과 코드를 이용한 가산회로의 경우 CLA방식 사용과 지연시간에 영향을 미치는 회로부분을 개선함으로써 CLA만 이용했을 때 보다 지연시간을 10 게이트 지연시간만큼 더욱 줄일 수 있었다.


Carry lookahead(CLA) circuitry of decimal adders is proposed aiming at delay reduction. The truncation error in calculation of monetary interests may accumulate yielding a substantial amount of errors. Binary Coded Decimal(BCD) additions, for example, eliminate the truncation error in a fractional representation of decimal numbers. The proposed BCD carry lookahead scheme is aiming at the speed improvements without any truncation errors in the addition of decimal fractions. The delay estimation of the BCD CLA is demonstrated with improved performance in addition. Further reduction in delay can be achieved introducing non-weighted number system such as the excess-3 code.