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본 논문에서는 고속의 연산동작과 낮은 회로 복잡도를 갖는 새로운 GF(2m)상의 승산기를 제안한다. 유한체 연산은 다항식 승산과 기약다항식을 적용한 모듈러 연산에 의해 전개되며, 본 논문에서는 이 두 과정을 분리하여 다루었다. 다항식 승산연산은 Permestzi의 기법을 토대로 전개하였고 기약다항식은 AOP로 하였다. 멀티플렉서를 사용하여 GF(2m)상의 승산회로를 구성하였고, 회로 복잡도와 지연시간을 타 논문과 비교하였다. 제안된 승산기는 낮은 회로 복잡도와 지연시간을 보이며, 회로의 구성이 정규성을 가지므로 VLSI 구현에 적합하다.


This study focuses on the hardware implementation of fast and low-complexity multiplier over GF(2m). Finite field multiplication can be realized in two steps: polynomial multiplication and modular reduction using the irreducible polynomial and we will treat both operation, seperately. Polynomial multiplicative operation in this paper is based on the Permestzi's algorithm, and irreducible polynomial is defined AOP. The realization of the proposed GF(2m) multiplexer-based multiplier scheme is compared to existing multiplier designs in terms of circuit complexity and operation delay time. Proposed multiplier obtained have low circuit complexity and delay time, and the interconnections of the circuit are regular, well-suited for VLSI realization.