초록 close

현재 VLSI(Very Large Scale Integrated Circuit) 및 CMOS(Complementary Metal Oxide Semiconductor) 소자에서는 게이트 전극용 금속-실리사이드 재료로 플로린을 포함한 화합물의 영향이 적은 티타늄 실리사이드(TiSi2) 물질이 주로 사용되고 있다. 그러나 이에 대한 많은 연구가 수행되어 왔으나 서브마이크론 게이트 산화막에 대하여 우수한 전기적 특성과 양호한 신뢰성을 얻을 수 있는 방법들에 대한 연구가 이루어지고 있지 않아 본 연구에서는 서브 0.1㎛급 MOSFET에 대하여 STI 구조를 형성하고 게이트전극으로 2 단계(Two Step) 티타늄 형성방법을 통하여 우수한 특성을 얻고자 하였다. 형성된 MOSFET의 물리적인 특성은 FIB-TEM을 이용하여 STI(Shallow Trench Isolation) 단면에 대한 성공적인 구조를 확인할 수 있었으며 전기적인 특성으로는 STI의 경우 56.1∼58.3 Cm2/V.Sec 정도의 낮은 PMOS의 이동도값과 높은 절연파괴값을 얻을수 있었다. 트랜지스터 특성면에서는 스윙(Vgate, Subthreshold Swing(SS), mV/de.)값에 대하여 전체적으로 STI의 경우가 NSLOCOS에 비하여 게이트 전압값의 변화가 적게 나타나는 결과를 얻었다. 드레인포화전류(Idsat, Saturation Current, A)값은 전체적으로 면적이 큰 경우에 비하여 적은 면적에서 전류양의 변화가 크게 나타난 결과를 얻었으며 전압이 증가하면 포화전류값도 조금 증가하는 경향을 나타내었다. 또한 Vds가 2.0/A(15×15㎛2)에서 STI의 경우 -2.57e-5∼-4.0e-5, NSLOCOS 의 경우 -1.27e-5∼-3.2e-5 값을 나타내어 STI의 경우가 NSLOCOS에 비하여 조금 큰 포화전류값을 나타내었다. 전달전도도(gm, Transconductance, [S]=1/ohm) 값에서는 0.2×0.2㎛2에서 PMOS 경우 6.48e-4∼6.42e-4 인 반면 NMOS 경우 6.27e-4∼6.24e-4정도로 PMOS 영역의 경우가 N형 영역의 값에 비하여 큰 값을 나타내었다. 이러한 결과로부터, 서브 0.1㎛급의 초 고집적회로 소자에 대한 특성은 본 연구에서 제시된 STI 필드산화막 형성방법과 2 단계 티타늄실리사이드 형성방법을 통한 게이트전극층 형성공정으로 우수한 소자 특성을 얻을 수 있을 것으로 사료된다.


Deep sub-micron bulk CMOS circuits require gate electrode materials such as metal silicide and titanium silicide for gate oxides. Many authors have conducted research to improve the quality of the sub-micron gate oxide. However, few have reported on the electrical quality and reliability of an ultra- thin gate. In this paper, we will recommend a novel shallow trench isolation structure and a two-step TiSi2 formation process to improve the corner metal oxide semiconductor field-effect transistor (MOSFET) for sub-0.1㎛ VLSI devices. Differently from using normal LOCOS technology, deep sub-micron CMOS devices using the novel shallow trench isolation (STI) technology have unique "inverse narrow-channel effects" when the channel width of the device is scaled down. The titanium silicide process has problems because fluorine contamination caused by the gate sidewall etching inhibits the silicide reaction and accelerates agglomeration. To resolve these problems, we developed a novel two-step deposited silicide process. The key point of this process is the deposition and subsequent removal of titanium before the titanium silcide process. It was found by using focused ion beam transmission electron microscopy that the STI structure improved the narrow channel effect and reduced the junction leakage current and threshold voltage at the edge of the channel. In terms of transistor characteristics, we also obtained a low gate voltage variation and a low trap density, saturation current, some more to be large transconductance at the channel for sub-0.1㎛ VLSI devices.