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본 논문은 시간 제약 조건 하에서 저전력을 고려한 CLB 구조의 CPLD 기술 매핑 알고리즘을 제안하였다. 제안한 알고리즘은 DAG로 구성된 회로에 대하여 각 노드들의 TD와 EP를 계산하여 분할함으로서 저전력을 수행하였다. 또한 CLB의 구조에 따라 매핑 할 수 있는 조건으로 입력과 출력의 수, OR-텀수를 고려하여 시간 제약 조건에 맞도록 매핑 가능 클러스터를 생성한다. 매핑 가능 클러스터들 중에서 저전력의 기술 매핑이 되도록 출력의 수가 가장 적은 매핑 가능 클러스터를 우선 매핑하고 시간 제약 조건에 만족하는 매핑 가능 클러스터를 선택하여 매핑 한다. 제안된 알고리즘을 벤치마크에 적용하여 실험한 결과 기존의 알고리즘인 DDMAP에 비해 46.79%, TEMPLA에 비해 24.38% 감소된 결과를 나타내었다.


In this paper, we proposed a CLB-based CPLD technology mapping algorithm for power minimization under time constraint in combinational circuit. The main idea of our algorithm is to exploit the "cut enumeration and feasible cluster" technique to generate possible mapping solutions for the sub-circuit rooted at each node. In our technology mapping algorithm conducted a low power by calculating TD and EP of each node and decomposing them on the circuit composed of DAG. It also takes the number of input, output, and OR-term into account on condition that mapping can be done up to the base of CLB, and so it generates the feasible clusters to meet the condition of time constraint. Of the feasible clusters, we should first be mapping the one that has the least output for technology mapping of power minimization and choose to map the other to meet the condition of time constraint afterwards. To demonstrate the efficiency of our approach, we applied our algorithm to MCNC benchmarks and compared the results with those of the exiting algorithms. The experimental results show that our approach is shown a decrease of 46.79% compared with DDMAP and that of 24.38% for TEMPLA in the power consumption.