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SOC와 같은 VLSI 집적 회로는 기능적 이유 등으로 인해 다중 클락의 설계 기법을 필요로 한다. 테스트시 클락 오더링과 같은 문제의 효과적이지 못한 대응으로 인해 클락 도메인간의 전이에서 많은 오류들이 발생한다. 본 논문은 다중 클락 시스템에서의 새로운 자체 테스크 기법을 제시한다. 클락 스큐의 문제는 다중 캡쳐의 동작으로 제거하며, 다른 클락 도메인간 혹은 같은 클락 도메인간의 테스트 모두를 동작속도에서 가능하게 한다.


VLSI intergrated circuits like SOC(system on chip) often require a multi-clock design style for functional or performance reasons. The problems of the clock domain transition due to clock skew and clock ordering within a test cycle may result in wrong results. This paper describes a new BIST(Built-in Self Test) architecture for multi-clock systems. In the new scheme, a clock skew is eliminated by a multi-capture. Therfore, it is possible to perform at-speed test for both clock inter-domain and clock intra-domain.