초록 close

본 논문에서는 빠른 정착시간을 갖는 전류셀(Current Cell) 매트릭스의 구조와 출력의 Gain error를 보정할 수 있는 Self calibration current bias 회로의 기능을 가진 고성능 10-bit D/A 변환기를 제안한다. 매트릭스 구조 회로의 복잡성으로 인한 지연시간의 증가 및 전력 소모를 최소화하기 위해 상위 6MSB (Most Significant Bit)전류원 매트릭스와 하위 4LSB(Least Significant Bit)전류원 매트릭스로 구성된 2단 매트릭스 구조로 설계되어 있다. 이러한 6+4 분할 구조를 사용함으로써 전류 원이 차지하는 면적과 Thermometer decoder 부분의 논리회로를 가장 최적화 시켜 회로의 복잡성과 Chip 사이즈를 줄일 수 있었고 낮은 Glitch 특성을 갖는 저 전력 D/A 변환기를 구현하였다. 또한 Self Calibration이 가능한 Current Bias를 설계함으로서 이전 D/A 변환기들의 칩 외부에 구현하던 Termination 저항을 칩 내부에 구현하고 출력의 선형성 및 정확성을 배가시켰다. 본 연구에서는 3.3V의 공급전압을 가지는 0.35㎛ 2-poly 4-metal N-well CMOS 공정을 사용하였고, 모의 실험결과에서 선형성이 매우 우수한 출력을 확인하였다. 또한 소비전력은 45mW로 다른 10bit D/A 변환기에 비해 매우 낮음을 확인 할 수 있었다. 실제 제작된 칩은 Spectrum analyzer에 의한 측정결과에서 100MHz 샘플링 클럭 주파수와 10MHz 입력 신호 주파수에서 SFDR은 약 65dB로 측정되었고, INL과 DNL은 각각 0.5 LSB 이하로 나타났다. 유효 칩 면적은 Power Guard ring을 포함하여 1350um × 750 um 의 면적을 갖는다.


In this paper, a highly linear and low glitch CMOS current mode digital-to-analog converter (DAC) by self calibration bias circuit is proposed. The architecture of the DAC is based on a current steering 6+4 segmented type and new switching scheme for the current cell matrix, which reduced non-linearity error and graded error. In order to achieve a high performance DAC , novel current cell with a low spurious deglitching circuit and a new inverse thermometer decoder are proposed. The prototype DAC was implemented in a 0.35um n-well CMOS technology. Experimental result show that SFDR is 60 dB when sampling frequency is 32MHz and DAC output frequency is 7.92MHz. The DAC dissipates 46 mW at a 3.3 Volt single power supply and occupies a chip area of 1350um×750um.