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본 논문에서는 SOC의 내장된 코어를 테스트하기 위한 새로운 DFT 방법인 순차적 테스트 데이터 압축 방법을 제안한다. 순차적 테스트 데이터 압축 방법은 테스트 데이터양을 줄이기 위하여 공유 비트 압축과 고장 무검출 패턴 압축 방법을 이용하였다. 그리고 순차적 테스트 데이터 압축 방법을 이용하는 회로는 스캔 DFT 방법을 기반으로 하고 있으며, test-per-clock 방법을 적용하여 매 클럭마다 테스트 할 수 있는 구조를 가지고 있다. 제안된 압축 방법의 실험을 위하여 벤치마크 회로인 ISCASS85와 ISCASS89 완전 스캔 버전을 이용하였으며, ATPG와 고장 시뮬레이션을 위하여 ATALANTA를 사용하였다. 실험 결과 순차적 테스트 데이터 압축 방법의 테스트 데이터의 양이 스캔 DFT를 적용한 회로에 비해 최대 98% 까지 줄어듦을 확인하였다.


This paper proposes serial test data compression, a novel DFT scheme for embedded cores in SOC. To reduce test data amounts, share bit compression and fault undetectable fault pattern compression techniques was used. A Circuits using serial test data compression method are derived from a scan DFT method including a test-per-clock technique. For an experiment of the proposed compression method, full scan versions of ISCASS85 and ISCASS89 were used. ATALANTA has been used for ATPG and fault simulation. The amount of test data has been reduced by maximum 98% comparing with original data.