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본 논문에서는 grounded-plate PMOS 게이트 (GPPG) 강유전체 메모리 셀을 이용한 새로운 FRAM 설계기술을 제안하였다. GPPG 셀은 PMOS와 강유전체 커패시터로 구성되며 셀 plate 는 ground 에 접지된다. 제안된 FRAM 에서는 비트라인이 VDD 로 precharge 되고, negative 전압 워드라인 기법이 사용되며, negative 펄스 restore 동작을 이용한다. GPPG 셀을 이용한 FRAM 구조는 셀 plate 구동기를 사용하지 않으므로 메모리 셀 efficiency를 극대화 할 수 있는 장점이 있다. 또한 기존의 common-plate 셀과는 달리 제안된 FRAM 구조는 데이터의 읽기 및 쓰기 동작 시 강유전체 커패시터에 VDD의 충분한 전압이 가해지므로 저 전압 동작에 제한이 없다. 아울러 제안된 FRAM 구조는 필요한 8 비트 데이터만 선택하는 column-path 회로를 사용하므로 메모리 array 전력소모를 최소화 할 수 있다. 끝으로 0.5-um, triple- well/1-polycide/2-metal 공정을 이용한 4-Mb FRAM 설계를 통해 GPPG 셀 FRAM architecture 실현가능성을 확인하였다.


In this paper, a new FRAM design technique utilizing grounded-plate PMOS-gate (GPPG) ferroelectric cell is proposed. A GPPG cell consists of a PMOS access transistor and a ferroelectric data storage capacitor. Its plate is grounded. The proposed architecture employs three novel methods for cell operation: 1) VDD-precharged bitline, 2) negative-voltage wordline technique and 3) negative-pulse restore. Because this configuration doesn't need the plate control circuitry, it can greatly increase the memory cell efficiency. In addition, differently from other reported common-plate cells, this scheme can supply a sufficient voltage of VDD to the ferroelectric capacitor during detecting and storing the polarization on the cell. Thus, there is no restriction on low voltage operation. Furthermore, by employing a compact column-path circuitry which activates only needed 8-bit data, this architecture can minimize the current consumption of the memory array. A 4-Mb FRAM circuit has been designed with 0.5-um, triple-well/1-polycide/2-metal technology, and the possibility of the realization of GPPG cell architecture has been confirmed.